作为半导体专业人士，我们对摩尔定律非常熟悉。这一定律由戈登.摩尔提出，其内容为：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。目前看来，如果我们考虑集成电路的复杂性，如果我们采用物理建模和相对理论进行对收缩工艺节点继续数学分析，摩尔定律可能要更改为：14nm工艺以后，集成电路晶体管密度每经过32个月才能翻一倍。到2019年这或许就会变成现实，其中影响因素有很多，如指数逻辑深度和计算效率，低功耗问题及需求，片上变异，延时，系统级约束，并行性，噪声边缘，相声等。
过去几年我对此作了观察和分析，在更低的工艺节点真正的限制是材料特性，原子距离和数据传输是由于制造问题而引起。技术转移可能伴随集成电路制程变革而发生，可能是由于工艺节点收缩的相关问题，或者系统的分析需求，系统中的数学和数字模型、构架甚至设计水平等。
工程层面真正的瓶颈是规范的复杂性，系统级设计的实现和验证，甚至收缩的实践限制是上限定理。根据上限定理，不可能给任何计算机系统同时提供一致性，分区容忍性和可用性。因此SOC的计算效率限制处在系统构架层面。
但是收缩和计算性能的真正限制是空间、能量和时间。如果我们试着理解爱因斯坦的相对论，那么就知道运行的限制和光速有关。载流子的迁移速率由介电常数决定，材料的导电率会真正限制运行商之间的信息传递。另一个收缩制程节点的重要限制因素是伴随着高计算效率的物理集成和并行计算的同步。
器件层面的重要限制因素是：老化、漏电、接口和接触尺寸以及延迟的变化。所以对于半导体专业真正的具有挑战性的阶段是低于10nm工艺节点。真正的小型化会面临挑战的时代是8nm工艺节点，那个时候设计和工艺流程都可能出现变革。
预计在2019年会有人根据设计和制造中的技术转移和挑战改写摩尔定律，集成电路中三极管的数量密度每隔36或者38个月翻一倍，2019年以后或许会按照这样的节奏持续十年。
虽然有局限性,但是我们针对设计会变得越来越聪明，复杂SOC创新不断，让我们共同期待一个小型化的大时代!
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